你有沒有仔細看我貼的連結呀
你看不懂不代表別人看不懂啊
他是在支援SMP的POV-Ray之下測得的功耗
當然兩個核心都有運作
http://techreport.com/reviews/2005q...75/index.x?pg=6
性能比較在此
比單核快了90%左右
性能是148 1.9倍的175功耗卻比148低
這樣夠清楚了吧
別人貼的東西要看清楚呀
不然講半天都在雞同鴨講

他們也沒有說錯啦~因為那是從IC設計的角度來看(不過也不要侷限只從這個角度看)~前面的回文中我有提到為什麼~但那終究不是根治的做法(不過是相當聰明的設計)~而且要投入更多的人力及時間，因為設計困難度增加不少，且還有一些演生出的非同步運作問題要克服。
我只是不同意的是他們說不關漏電流的事罷了~

不過你對應變矽的觀念有點不太正確(就是你說的應變硅啦~不過那是大陸的用法，台灣叫矽，講硅很多人會搞不懂)，這項技術跟電流有關(因為可提高載子的移動率，減少因不同材質接合時因晶格長度不同而導致接面不連續造成載子移動率下降)，並可提升原件的操作速度，但應該跟漏電流沒關係吧~

不過我個人是比較好奇"絕緣應變矽"跟 這個"應變矽"有什麼關係~有人會嗎~

沒有人有什麼情節
就事論事
設計有問題當然說不出什麼問題
因為這是intel自己承認的
他也不會告訴你是什麼問題
如果你就相信祇是漏電流那就繼續相信自己的吧
反正我也不是什麼晶圓廠的工程師
我也不會設計cpu
只是就我看到的
絕對不是90nm漏電流這麼單純而已
看看k8和P-M就知道了
好吧..說k8有SOI..但是130nm時也有呀
P-M就沒有SOI了
為何不見更熱??
光說高時脈或是90nm就會導致漏電流說不過去的
若是這樣的話
其他系列的東西在90nm也會遇到類似問題
而非只出在prescott身上
拿Prescott跟northwood比就說90nm漏電流大和大快取大量電晶體有關也說不過去
因為Prescott相對於northwood改變太多
並不是只有快取方面的改變

可能...I老大不打算在prescott上做...
這樣才能讓下一個產品的好啊...

K8好像已經搬上來用了...

電壓跟頻率都不一樣...而且差異還蠻大的...

Mobile CPU本來就是低功耗的產品...在推出前一定要考慮發熱跟耗功的問題...
桌上型CPU相較之下就不太需要(不然在一開始就會有類似SpeedStep、Power Now!這種技術在上面)...只要在可以接受的範圍就好了...
雖然I老大後來加進Enhanced Halt Mode...但是效果

不是I牌不在prescott上做，是因為在prescott的架構上做的人力跟時間成本太大，到時候做出的處理器不但貴到爆 ，而且推出的時程可能會落後AMD，真是吃力不討好~
直接把P-M稍為改一下再挪到桌上型市場就好了~不過intel應該還想多賺先吧~

為什麼我會主要的原因是設計的問題，漏電流只是次要的原因，被拿被拿當主要的推託之詞呢?
最淺顯的證明的就是電晶體數量較多的 Dothan 反而比 prescott 省電許多，當然這兩顆都用到了 intel 的 90nm strained sillicon 技術，就是應變矽，最近 E3/E4 stepping 的 k8 venice 也導入類似技術，但更上一層樓可同時用在 p- and n- channel，IBM 與 AMD 偁之為 DSL。不要說 dothan 多出的是快取來扯開話題，他就是 SRAM，就包含了電晶體，所以 intel 與 amd 新的製程都是用 sram 來驗證的，而 dothan 就是有較好的省電 "設計"，動態關閉 cache，cache 分成 16 塊，每次索引 cache 時，只有會存取到的一區塊會動作來達到省電，這是在設計的階段達成，不是在 transistor level。
我想如同 turion64 一樣，turion64 是在 transistor level 上最佳化來達到 TDP 25W，比 Athlon64-M 的 67W 省多了。 如果你說 dothan 是因為 transistor level optimization，別忘了 p4 也有 p4-m，其功率還是非常的高的。

另外就是解釋為什麼 prescott 是在"設計"問題而不是次要的漏電問題：
1) 在 pipeline stage 上高達 31 階，表示同時有比 northwood 的 20 階更多的 pipeline stage 在運作，因此耗電量會較高，再加上分支預測錯誤造成的性能損失，也代表多餘的功率的消耗。所以 "設計" 時用太多的 pipeline stage 不但造成性能損失，還賠上了耗電。
2) 為了彌補 31 階 pipeline 的性能損失，只好提高 L2 cache size 來提升快取命中率，以提高性能。而 prescott 的 1MB L2 cache 設計上不像 dothan 2M L2 cache 來的省電，所以不是 transistor level 的漏電流，而是設計的問題。
3) 另有一說法是 double pump engine 的"設計"，提高了電晶體數，與有效工作頻率達一倍，但我覺得有可能，但是比較次要的，因為 northwood 兩條 pipeline 中的一條也是 double pump 的設計，prescott 兩條都是。

如果當初 intel 使用 northwood 的核心，但改用 90nm 生產，而不使用prescott 核心，應該就不會像現在一樣，不但降低電壓，反而耗電還大增。

反例一：
拿 intel 自家的 p-m 來舉例，由 banias 轉到 dothan，dothan 用與 prescott 一樣的製程，比較簡單的增加了 2MB L2 cache，雖然電晶體大增，可是核心設計還是與 banias 差異不大，只有 10~12 階 pipeline stage，所以耗電量反而減少。
反例二：
拿 k8 來看，由 .13um 轉入 90nm 也是與 p-m 一樣，為何只有 prescott 受到漏電流而耗電量大增，不合理吧!!!
反例三：
intel 自家的 itanic2 Montecito 電晶體數量更多，也是一例。
反例四：
我想還有 powerPC、今年要推出的 power5+，都會有 90nm 產品，廠商都還是預期功率會下降啊!!!
反例五：
在來就是 cell，有與 smithfield 差不多 2xxM 數量的電晶體，工作頻率更高達 4Ghz，可是耗電量卻低太多了(TDP 約 60~80W，請自行查詢)，他"工作頻率"高過 smithfield(dual-core prescott 1M)，電晶體數量超高，按所謂的 "高時脈" 與 "電晶體數量" 和 "漏電流" 之說，他應該受到漏電流之苦最嚴重啊，顯然也沒有!!!

我舉了那麼多反例，你只能舉出 p4 prescott 一個例子，是因為 90nm 受漏電流影響導致功耗大增，還能舉出其他的嗎???

我也解釋為什麼是設計的問題了，也舉出一堆例子證明，如果漏電流是主因，intel 其他產品為何沒有耗電大增，IBM 或 AMD 與其他廠商也沒有呢? 難道受漏電流所苦的 cpu 在這麼多產品中只有 prescott 嗎? 為何會找不到其他例子來證明，而全是 "反例" 呢? 請敞開心胸看事情，不過過度相信廠商的推託之詞吧! 漏電流只是次要原因，主要還是在 cpu架構的 "設計" 上啊!!!

另外一個就是如果漏電真是主因的話，那製程更小的 65nm 反而會更省電，不合理吧!!!
如果你說是在 transistor level 上有改進，或是單純的導入 low-k 或 high-k 等製程(我不是學這個的不是那麼了解)，那拿來改進 prescott 與 dothan 不就更完美嗎? intel 也不會從 2003 年夏季時，就開始煩惱如何解決 prescott 耗電問題，並延到 2004 年春季才發表，到現在 2005 年春，一年半的時間都解決不了，最後到 e0 stepping 才學 k8 導入 nb 的 powernow/cool'n'quiet，叫做 EIST(enhanced intel speedstep) 來改進 idle 時的耗電，但是最大功率還是微幅提高了。

另外一個更簡單的現象，如果真如 intel 說的主因是漏電流過大，而不是設計上的問題，那為何 intel 嘗試的改進都是在設計上，並沒有打算導入更好的技術到現有的製程中，以其說法對 intel 而言，改進製程才是根本解決之道(且按其說法製程越小應該越嚴重)，就像 AMD & IBM 導入 DSL(類似應變矽但更好，前篇有提到，詳細請自行查閱)。反而把這些東西(像 high-k, low-k 什麼的) 往 65nm 上使用，不能像 AMD & IBM 依樣嗎???

製程縮小的好處是可以降低供電電壓...降低供電電壓是降低功耗的有效方法之一...
但是...影響功耗的因素很多...ex:時脈提高，晶片的功耗就會增加、電晶體數量
另外...電壓再低也有極限...所以這個問題在製程越小會越明顯(為塞更多電晶體、拉高頻率但是電壓卻不能再降了)

說到翻新整個設計...這成本太高了
反正到下一代產品再做就好了

用High-K取代SiO2難度頗高(現在的熱門是Ge )...
至於High-K能不能有效解決I老大目前的窘境...等實物出來就知道了(07年...還要好久 )

漏電的問題在蠻久以前就有人提出了...不是最近才有的...只是到現在問題比較明顯
而且這個不只是I老大想要解決的問題∼各家都在想辦法解決
像SOI跟DSL就是針對這個問題提出解決的方法...