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Advance Member
  
加入日期: Jan 2005 您的住址: Mars
文章: 463
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相同核心的CPU系列裏面 不同的就是時脈和功耗及性能的差異 難道在這些CPU裏面時脈不是用來評定性能的標準嗎？對於結論我只有我自己的看法 原文作者的結論我沒看過 在得到確切的能夠推翻我的觀點的説法到來之前 我想我是會堅持我自己的意見的 謝謝您！
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路在何方？ |
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2005-04-30, 03:27 PM
#51
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*停權中*
加入日期: Oct 2004 您的住址: 台北
文章: 3,188
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引用:
本來就是漏電流了，是因為可能Intel有改進基本單位的構造，就是他那一個電晶體的構造，藉此降低露電流。來達成減少功耗的目的。 |
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2005-04-30, 04:02 PM
#52
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Advance Member
加入日期: Jan 2005 您的住址: Mars
文章: 463
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引用:
INTEL減少漏電流的方法是採用應變硅技術 目前在最新的AMD64上面也採用這種技術 我想改造后的電晶體也屬於應變硅的應用範疇吧！！
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路在何方？ |
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2005-04-30, 04:08 PM
#53
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*停權中*
加入日期: Oct 2004 您的住址: 台北
文章: 3,188
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引用:
................Dothan是多在L2 cache好麼，比之前的多1M。跟設計沒有很大關係。主要還是半導體技術的問題..... Intel在很多方面的技術是領先AMD的，K8是贏在K7+內建記憶體控制器，大幅減少整個運作的cycle，從150us降為6、7時左右，這才是領先的關鍵，簡單講就是頻寬變大了，就好像超外頻的功用一樣。 這樣來比喻好了，Intel是一個內功精深的高手，內力充沛，可是外功很爛.....沒有辦法完全發揮，但是AMD雖然內力不強，可是外功已瑧化境，兩個打起來各有優缺點，好比在雙核心之前，Intel是贏再多媒體處理上面，AMD是強在遊戲方面，不過雙核心之後好像有些改觀了，目前是看到K8 雙核心全面壓倒P4 雙核心的樣子  |
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2005-04-30, 04:12 PM
#54
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Advance Member
加入日期: Jan 2005 您的住址: Mars
文章: 463
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P4処雙核心了？還沒看到耶
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路在何方？ |
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2005-04-30, 04:19 PM
#55
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Master Member
加入日期: Sep 2003
文章: 2,043
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引用:
出處 隨著時脈頻率的提高，晶片的功率消耗就會增加。只有三種辦法能夠降低總的功耗：降低供電電壓、電容器或者轉換的次數。 而K8加入了SOI減少洩漏電流，雖然SOI透過降低電容器和體漏電電流可以帶來減少電流洩漏的好處，但是SOI身沒有提供更好的電子或空穴遷移率(這也是I老大一直不用的原因...I老大認為使用完全耗盡的通道沒有任何好處，過小電晶體通道寬度會大大增加製造難度，同時也因為發射端和接受端的距離減小會急劇提高外接電晶體的阻抗。)。 引用:
-- 在2001年二月，英特爾公司的技術長Pat Gelsinger在國際固態電路會議中，就談到功耗和發熱是半導體設計中的關鍵問題。Gelsinger認為，在十年內，微處理器將達到30GHz，但如果不對低功耗技術作深入研究，其功耗將達到10KW，漏電流將產生三分之一的功耗。 根據摩爾定律...每18個月，晶片的閘電路數目就增加2倍，但是閘開關的消耗能量卻沒有以相同的速度下降。結果就是高性能晶片的功耗逐漸增加，同時這些晶片產生的熱量變得難以消除。 此文章於 2005-04-30 05:00 PM 被 雲影 編輯. |
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2005-04-30, 04:48 PM
#56
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Major Member
 加入日期: May 2003
文章: 244
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引用:
這跟被intel誤導有什麼關係呀~我看不出來耶~  不知你指的誤導是指什麼~你說這是設計差別，你說得沒有錯，這點是可以確定的~而我也並沒有說從設計上下手有什麼錯~但並非你說的設計是主要，漏電是次要的說法~漏電不是次要，是根本，問題的根源~ 只說設計，但為什麼要這樣設計，根本原因還不是因為漏電問題~光說設計有點太籠統了呀?? 不管是intel、AMD，或其它的半導體廠或IC設計公司都會遇到這個問題，但各有各的解決方法(我是指從半導體的角度或IC設計的角度來看)。 我前面也有寫，要達成低功耗的設計，有很大部份都會採用減少電晶體數的方向(但也不是絕對，這是其中一種方式)∼為什麼，主要就是因為要解決電晶體漏電問題∼ 所以設計不是根本，是手段，是要減少或避免，因為所有設計都是為了能盡量避免掉這個問題(因為漏電問題佔了功耗的很大一部份)∼ Dothan之所以功耗低，那是因為它會動態關閉一些沒使用到的電路區塊~這招是VIA常用的招術，也很有效。也就是說Dothan核心是利用一些方法避免掉而已~但也加深了電路設計的困難度。 小結一下，Prescott核心確實是因為漏電問題是沒有錯的~你要說intel是設計不良也是沒錯(從IC設計的角度來看)~但那高達20階的極複雜的管線電路，要用這種動態關閉法來降低功耗困難度非常高，不是說設計就能設計出來的~對IC設計公司來說，時間就是金錢~ 而Dothan是靠了些手段降低了功耗，但這是暫時的呀~隨著製程愈來愈小，量子效應會愈來愈明顯，漏電流就愈來愈大~且縮小製程就是為了在相同面積下塞入更多電晶體，到時還是會遇到瓶頸~要不然為什麼intel、AMD及其他半導體產業相關的公司都在爭相發表能克制漏電流的技術，因為大家都知道這問題必定會再遇到的~ PS:不想造成筆戰~大家互相交流一下~ 總之~樓主提的是一個很好的問題~ 此文章於 2005-04-30 05:13 PM 被 mgsuper 編輯. |
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2005-04-30, 04:52 PM
#57
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Major Member
加入日期: May 2003
文章: 244
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引用:
同意~SOI是一種有利也有弊的做法~導入SOI製程還會對原件的可靠度造成一定程度的影響應(長期使用下)。 |
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2005-04-30, 05:08 PM
#58
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Major Member
加入日期: Jun 2002
文章: 293
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引用:
我們不要再跟他們打筆戰了，只是一直說設計問題，但也說不出個所以然 所以我也不想再回這篇了 |
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2005-04-30, 08:35 PM
#59
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Major Member
加入日期: May 2003
文章: 244
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引用:
我想你誤解我的意思了吧~intel是不是找藉口關我什麼事~我沒必要多嘴~ 我完全是以半導體發展的角度切入，所以看到的是根源~也就是漏電，並沒有被intel侷限什麼~ 你的看法是從IC設計的角度來看，你所看到的當然是如何靠電路上的設計來避免半導體領域中尚未克服的問題~但不管怎麼設計，總會有個極限吧~ 另外，我也沒有intel或AMD情節。所以不想筆戰，只是交換一下心得而已~ 而dothan的節電設計不就是為了迴避漏電所造成的問題嗎??? 當然，以現今的製程及電晶體數量來說，節電技術還很夠用~但再怎麼節電的設計還是會有一部份區塊電路要動作吧，而且，現在節電技術也只是暫時克服功耗問題而已，若不重視漏電問題，在過幾年，電晶體數量又變多製程又再度微縮後，量子效應會愈明顯，漏電問題還是會再浮現的，到時候還是會變嗔火龍~ 還有P-4是桌上型，P-M定位在移動型的市場，不能單單因為P-4沒有這些節電技術就認定是intel設計有問題~市場定位不同，兩者架構也差很多，要在prescott核心實現節能技術是很困難的(雖沒有不可能，時間長短罷了)~ 若漏電的問題如果還是一直解決(根治)不了，未來當然也會把這些節能技術搬到桌上型的來，但這只能暫時解決而已~ |
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2005-04-30, 08:50 PM
#60
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