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Aloof
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加入日期: Sep 2001
文章: 1,236
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作者Adsmt
  你這裡講怪怪的,管線效率和 compiler 有很大的關係吧。也就是指令順序對管線的效率有很大的影響。一個最佳化過的 compiler 和沒有最佳化的效能可以差好幾倍。你把軟體層次的東西拿來比硬體,似乎不太恰當。
  現在的 CPU 架構(Intel & AMD), L1 是 designed in core, 接在 pipeline 之後,對 L1 的 access 有極低的 latency, 因此 access time 也遠比 L2, L3 來得快得多。這也是 L1 大小對效能影響極大的原因。當然 designed in core 的 L1 愈大,會使得時脈提升愈不易。


請問 designed in core 的意思是?
     
      
舊 2004-08-20, 01:05 AM #41
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Adsmt
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加入日期: Feb 2004
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文章: 2,762
就是做在核心之內的意思。相較於 L2, L3 則在核心之外,因此在存取速度 L1 比 L2, L3 還快得多(一般是十倍左右)。
如果想了解的更多,google 大師可以告訴你。
 
舊 2004-08-20, 02:04 AM #42
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Aloof
Senior Member
 

加入日期: Sep 2001
文章: 1,236
引用:
作者Adsmt
就是做在核心之內的意思。相較於 L2, L3 則在核心之外,因此在存取速度 L1 比 L2, L3 還快得多(一般是十倍左右)。
如果想了解的更多,google 大師可以告訴你。


剛剛找到的 AMD Athlon 64 架構圖, L1 似乎是在 core 之外
http://www.amd.com/us-en/Processors...%5E9493,00.html

還是大家的定義有所不同?
舊 2004-08-20, 04:09 AM #43
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ICEFTP
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加入日期: Mar 2002
您的住址: 全省各大電腦賣場
文章: 857
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作者Adsmt
如果你把 L3 和 L1 相提並論,那就大錯特錯了。
AMD 系列之所以能以低時脈打 Intel 的高時脈,最大的原因就是因為它的 L1 cache 遠比 P4 大,不然你以為時脈低效能高的原因是什麼?
所以 Intel 的 Pentium M 在沒有改變太多架構的情況下,把 L1 加大(雖然 L2 也加大了,但我們在 P4 EE, P4 E 上看到 L2, L3 的增大對效能的增加並不是說非常顯著),也馬上在低時脈顯現強大的效能。
有關 L1, L2(or L3) 之間的差別,在此我不想再累述,有興趣的可以用 google 找找相關資料。大家都在談時脈和 L2, L3 的大小,卻忽略了 L1 比起 L2, L3 還重要多了!

這樣說也非絕對...
如果L1是效能的一切,Intel難道會不知道嗎?
Intel只要個有超大L1 Cache的CPU,再加上其較先進的進程
不就能將AMD的產品遠遠踩在腳下?
所以儘管贊同L1 Cache影響CPU效能很大,但CPU本身的設計架構卻也影響Cache
的設計
舊 2004-08-20, 07:24 AM #44
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luke929
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加入日期: Mar 2002
您的住址: 台北市
文章: 2,195
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作者ICEFTP
這樣說也非絕對...
如果L1是效能的一切,Intel難道會不知道嗎?
Intel只要個有超大L1 Cache的CPU,再加上其較先進的進程
不就能將AMD的產品遠遠踩在腳下?
所以儘管贊同L1 Cache影響CPU效能很大,但CPU本身的設計架構卻也影響Cache
的設計

這很難講
有時候我覺得Intel很白痴
從最近推出一個沒L2 cache的廢材CPU就可以看得出來
舊 2004-08-20, 10:23 AM #45
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luke929離線中  
kkcity59
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加入日期: Nov 2002
文章: 1,294
引用:
作者Adsmt
如果你把 L3 和 L1 相提並論,那就大錯特錯了。
AMD 系列之所以能以低時脈打 Intel 的高時脈,最大的原因就是因為它的 L1 cache 遠比 P4 大,不然你以為時脈低效能高的原因是什麼?
所以 Intel 的 Pentium M 在沒有改變太多架構的情況下,把 L1 加大(雖然 L2 也加大了,但我們在 P4 EE, P4 E 上看到 L2, L3 的增大對效能的增加並不是說非常顯著),也馬上在低時脈顯現強大的效能。
有關 L1, L2(or L3) 之間的差別,在此我不想再累述,有興趣的可以用 google 找找相關資料。大家都在談時脈和 L2, L3 的大小,卻忽略了 L1 比起 L2, L3 還重要多了!


這樣的說法蠻奇怪的...P4跟K7(包括其他X86處理器)
在L1的設計上本來就是不同的
P4的L1是trace cache,存放的並不是原始的X86指令
而是經Oprator轉換後類似risc的指令,他本來就不需要很大
但是卻需要相當快,過大的trace cache反而會降低搜尋速度
因為這是decode後的指令,命中率也就相當的高
假如加大P4的L1就可以輕易提升效能的話,Intel怎麼會不做?

而L2快取上面,兩家的設計是類似的,頻寬也許有差別
但是作用是一樣。所以L2快取的大小,兩家沒有什麼級數上不同
Intel在Server的處理器上,或許會加入更大的L2或L3
那是因為Server用途的需求,Intel的UMA記憶體的架構
對system bus的負載本來就比較不利,這是為何他的Server處理器
會加上比較大的L2快取,或更大的L3快取的原因
舊 2004-08-20, 03:06 PM #46
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