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Master Member
![]() ![]() ![]() ![]() 加入日期: Feb 2002 您的住址: 楓葉與霜晶的華爾滋
文章: 1,862
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現在是在畫梅止渴嗎?45nm才要用,那代表目前的P4很涼囉
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Elite Member
![]() ![]() ![]() ![]() ![]() 加入日期: Mar 2001 您的住址: 桃園縣龜山鄉
文章: 12,765
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引用:
可能是良率未達經濟水準,所以現在不能用上
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請不要再用打的方式教育小狗,有愛心的人請買以下的書來讀好嗎??謝謝您 別只給我一根骨頭 狗狗的異想世界 貓狗大戰:寵物行為四週集訓 愛咪咪的異想世界 終於還完12x萬的負債,以後不敗家了 阿斗的歷史名言:此間樂,不思蜀
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Regular Member
![]() ![]() 加入日期: Aug 2002 您的住址: 電腦裡
文章: 77
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引用:
interconnect 使用銅製程以降低電阻 加上降低EM 請問大大知道為什麼 high-k 要配 metal gate |
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Regular Member
![]() ![]() 加入日期: Aug 2002 您的住址: 電腦裡
文章: 77
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引用:
gate c值 大1.6倍 可使反轉速度提高 mos會更快 ,性能也會更好 |
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Power Member
![]() ![]() 加入日期: Jan 2003 您的住址: Taipei
文章: 513
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引用:
gate 絕緣後上面要形成矽金屬化合物才能形成場效電晶體, high-k material 如Ta2O5 SrTiO3 Ba(Sr)TiO3 等,與矽金屬化合物的附著力不好,容易掉下來,良率會差。因此材料科學家們發現古早的Metal gate附著力很好。因此high k material 比較要配合metal gate。 其實這些high-k low-k材質都會影響良率,因此半導體製程研發越來越困難。
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我的可愛女兒 http://www.flickr.com/photos/xiecolleen http://0rz.tw/321AC http://xiemark.blogspot.com/ |
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Major Member
![]() 加入日期: May 2003
文章: 244
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引用:
怎麼我的印象中記得的好像是相反,不是會不利於MOS的切換速度。是我錯嗎??? (快畢業了,半導體的書也寄回家了) |
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*停權中*
加入日期: Jan 2005
文章: 112
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我聽人家說這樣會增加RC delay而且如果頻率在上昇,功耗也會再增加耶【是指閘極氧化層部份吧】
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Major Member
![]() 加入日期: May 2003
文章: 244
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引用:
與功耗有關的其中一個因素是漏電流,在現有的MOSFET中,漏電流有水平與垂直兩部份。 水平是指Soure與Drain間的漏電。 而閘極氧化層關係著垂直方向也就是閘極的漏電流。 最理想的材料是高絕緣性且可以很薄又Low-k,且與Gate材料的附著力也要夠。 不過世界上沒有這種材質(因為有些條件是相互矛盾的,所以才要有所取捨),至少目前是還沒被發現。 high-k與low-k材料各有各的優點及缺點。 所以通常高性能也伴隨著高功耗,而要低功耗又要高性能是很困難的。 此文章於 2005-04-20 10:31 AM 被 mgsuper 編輯. |
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Power Member
![]() ![]() 加入日期: Jul 2004
文章: 500
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引用:
印象中應該是RC上升Delay time會上升 那速度不是會下降嗎??
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MB : ASUS P5K-E WIFI-AP (BIOS 0503) CPU : Intel Core 2 Quad G0 L727 Q6600 RAM : Kingston DDR2 667 2GB*2 micron D9 VGA : MSI 4850 OCSP 1G HDD : WD SATA II 1001FALS 1T DVDRW : BenQ 1640 Power : ZIPPY GP2 500W Monitor : ASUS VW266H Case : LIAN LI PC-6077B |
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