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si3568i
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si3568i的大頭照
 

加入日期: Feb 2002
您的住址: 楓葉與霜晶的華爾滋
文章: 1,862
現在是在畫梅止渴嗎?45nm才要用,那代表目前的P4很涼囉
     
      
__________________
舊 2005-04-19, 02:43 PM #11
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si3568i離線中  
天昏地暗
Elite Member
 
天昏地暗的大頭照
 

加入日期: Mar 2001
您的住址: 桃園縣龜山鄉
文章: 12,765
引用:
作者si3568i
現在是在畫梅止渴嗎?45nm才要用,那代表目前的P4很涼囉

可能是良率未達經濟水準,所以現在不能用上
 
__________________
請不要再用打的方式教育小狗,有愛心的人請買以下的書來讀好嗎??謝謝您
別只給我一根骨頭
狗狗的異想世界
貓狗大戰:寵物行為四週集訓
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終於還完12x萬的負債,以後不敗家了
阿斗的歷史名言:此間樂,不思蜀
舊 2005-04-19, 03:57 PM #12
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天昏地暗離線中  
666aaron
Regular Member
 

加入日期: Aug 2002
您的住址: 電腦裡
文章: 77
引用:
作者xiemark
Intel/AMD之前使用的是SOI Silicon-on-Insulator 係降低substrate leakage.
現在使用high K,提高閘極絕緣電容, 以降低gate leakage,主要的原因是因為量子效應。造成的tunneling effect。
而interconnect 使用銅製程以降低電阻,使用low-k技術以降低電容,RC一降低,速度才會快。這幾種技術並不是互斥,可以一起使用。
因此不是改用,而是加上。


interconnect 使用銅製程以降低電阻 加上降低EM
請問大大知道為什麼 high-k 要配 metal gate
舊 2005-04-19, 03:58 PM #13
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666aaron離線中  
666aaron
Regular Member
 

加入日期: Aug 2002
您的住址: 電腦裡
文章: 77
引用:
作者mgsuper
以high-k材料來取代原本的二氧化矽層,雖然可降低閘極的漏電流,但高介電材料不是會使接面電容上升,電晶體的工作速度下降。這也是研發人員很頭大的一個問題(漏電減小,但電晶體性能下降。還是要速度快,但有較大的漏電流,功率消耗。真是很難取捨的問題)。

不知intel用了此技術後,對於時脈的提升是不是也會造成困擾。

不過由圖中看出,intel好像只是加厚二氧化矽的厚度到3nm(雖然圖中沒寫是二氧化矽),真得有用到high-k材料嗎。
不過接面電容值也上升為原來的1.6倍了。


gate c值 大1.6倍 可使反轉速度提高
mos會更快 ,性能也會更好
舊 2005-04-19, 04:11 PM #14
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666aaron離線中  
xiemark
Power Member
 
xiemark的大頭照
 

加入日期: Jan 2003
您的住址: Taipei
文章: 513
引用:
作者666aaron
interconnect 使用銅製程以降低電阻 加上降低EM
請問大大知道為什麼 high-k 要配 metal gate

gate 絕緣後上面要形成矽金屬化合物才能形成場效電晶體,
high-k material 如Ta2O5 SrTiO3 Ba(Sr)TiO3 等,與矽金屬化合物的附著力不好,容易掉下來,良率會差。因此材料科學家們發現古早的Metal gate附著力很好。因此high k material 比較要配合metal gate。
其實這些high-k low-k材質都會影響良率,因此半導體製程研發越來越困難。
舊 2005-04-19, 06:06 PM #15
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xiemark離線中  
mgsuper
Major Member
 

加入日期: May 2003
文章: 244
引用:
作者666aaron
gate c值 大1.6倍 可使反轉速度提高
mos會更快 ,性能也會更好


怎麼我的印象中記得的好像是相反,不是會不利於MOS的切換速度。是我錯嗎???
(快畢業了,半導體的書也寄回家了)
舊 2005-04-19, 11:09 PM #16
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mgsuper離線中  
lightgreen1983
*停權中*
 
lightgreen1983的大頭照
 

加入日期: Jan 2005
文章: 112
我聽人家說這樣會增加RC delay而且如果頻率在上昇,功耗也會再增加耶【是指閘極氧化層部份吧】
舊 2005-04-20, 01:37 AM #17
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lightgreen1983離線中  
mgsuper
Major Member
 

加入日期: May 2003
文章: 244
引用:
作者lightgreen1983
我聽人家說這樣會增加RC delay而且如果頻率在上昇,功耗也會再增加耶【是指閘極氧化層部份吧】


與功耗有關的其中一個因素是漏電流,在現有的MOSFET中,漏電流有水平與垂直兩部份。
水平是指Soure與Drain間的漏電。
而閘極氧化層關係著垂直方向也就是閘極的漏電流。

最理想的材料是高絕緣性且可以很薄又Low-k,且與Gate材料的附著力也要夠。
不過世界上沒有這種材質(因為有些條件是相互矛盾的,所以才要有所取捨),至少目前是還沒被發現。
high-k與low-k材料各有各的優點及缺點。
所以通常高性能也伴隨著高功耗,而要低功耗又要高性能是很困難的。

此文章於 2005-04-20 10:31 AM 被 mgsuper 編輯.
舊 2005-04-20, 10:29 AM #18
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mgsuper離線中  
weiqi0811
Power Member
 
weiqi0811的大頭照
 

加入日期: Jul 2004
文章: 500
引用:
作者lightgreen1983
我聽人家說這樣會增加RC delay而且如果頻率在上昇,功耗也會再增加耶【是指閘極氧化層部份吧】

印象中應該是RC上升Delay time會上升
那速度不是會下降嗎??
__________________
MB : ASUS P5K-E WIFI-AP (BIOS 0503)
CPU : Intel Core 2 Quad G0 L727 Q6600
RAM : Kingston DDR2 667 2GB*2 micron D9
VGA : MSI 4850 OCSP 1G
HDD : WD SATA II 1001FALS 1T
DVDRW : BenQ 1640
Power : ZIPPY GP2 500W
Monitor : ASUS VW266H
Case : LIAN LI PC-6077B
舊 2005-04-20, 05:20 PM #19
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