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Major Member
 加入日期: Sep 2000 您的住址: Hsinchu
文章: 101
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引用:
pipeline加深會減少每個clock經過的gate?  這是為什麼呢?? |
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2004-01-16, 05:21 PM
#11
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Major Member
加入日期: Sep 2000 您的住址: Hsinchu
文章: 101
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引用:
好像不大對吧...增加女工數目應該是對應增加管線寬度(數目),而不是管線深度.. 增加管線深度比喻成女工手上工作的步驟變多, 會不會比較適當? 也因為步驟變多了, 如果一個步驟做錯(branch), 所受的損失比較短深度的管線更大 所以P4的分支預測要比P3更佳才行... |
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2004-01-16, 05:33 PM
#12
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Elite Member
  
加入日期: Jul 2003 您的住址: Großdeutschland
文章: 6,997
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強烈建議對這方面有疑惑的人參閱以下Ace's Hardware Guide的佳文,雖是英文,不過用語簡潔易懂,非常值得參考:
高效能CPU的秘密Part 1~5 http://www.aceshardware.com/read.jsp?id=50 http://www.aceshardware.com/read.jsp?id=51 http://www.aceshardware.com/read.jsp?id=52 http://www.aceshardware.com/read.jsp?id=53 http://www.aceshardware.com/read.jsp?id=54 耐心閱讀該系列文章,相信可對此類問題有豁然開朗的感覺 另外,IE在該網頁的預設編碼語言是 繁體中文,會在某些部份造成亂碼,建議字型改成 西歐語系 |
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2004-01-16, 06:56 PM
#13
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Power Member
加入日期: Jan 2003 您的住址: Taipei
文章: 513
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引用:
Intel從0.13um製程量產成功後，一路靠調時脈打AMD招架無力。 而P4的基本架構不變。Intel使用Synopsys的傻瓜設計軟體DC Ultra自動切Pipeline retiming。而AMD因為製程不順，所以只有回家多K書，重新構思架構，才一舉在64bit迎頭趕上。自己在德國德勒斯登蓋廠是明智的抉擇，靠IBM East Fishkill只有死路一條。但是這個抉擇似乎太慢，在景氣好的時候蓋廠，搞到量產時，景氣又差了。所以AMD再強，產能不足也只能當個永遠的老二。 |
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2004-01-16, 10:48 PM
#14
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Senior Member
加入日期: Mar 2002 您的住址: 《八仙飯店》
文章: 1,354
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熱心熱情的玩家回應解釋真是令人感佩
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2004-01-16, 11:31 PM
#15
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Major Member
加入日期: Jun 2002 您的住址: 南方公園
文章: 142
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還可以請外勞喔~~
鬧一下
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KP3+HE120.3+L40+Mickey手工水箱+ 一呎3元 4分PVC管 水冷真好玩! |
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2004-01-17, 01:54 AM
#16
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*停權中*
加入日期: May 2002
文章: 875
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引用:
高時脈不是萬能, 但是萬萬不能沒有高時脈的潛能. 試想是改線幅寬度提高時脈比較簡單, 還是全部重新設計比較簡單. 雖然同時脈操作之下 P4 贏不過 K7, 但是 P4 架構可以讓時脈往上提高的幅度比較大. 站在公司以營利為目的的角度來看的話, P4 的確是以最少的設計代價得到最多的調整幅度. 只要縮小線幅, 頻率就可以再往上跳一跳. "大部分的老師對答案的鑑賞力都那麼低", 應該是問看過幾位真的自己設計, 製做出一個 CPU 的老師. (好歹用 programable gate array 去實地驗證自己的設計理念). 不像別的自然科學, 如果自然界的規律是 E = mc^2 那就不會被研究出 E = mc^3. 電腦科學是純粹人類創造出來的, 因此嚴格的說它不是一門科學而是一門 "科學創造的藝術". 老師對答案的鑑賞力這個問題, 應該反過來看看老師自己的創造力有幾分. 如果是個創造力不怎樣的老師, 您又能期望他對不同的答案會有怎樣的反應? 更重要的是如果一個方法一眼望去似乎不行, 那麼他有沒有能力把這個不行的方法變成可行!? 不過在關鍵科目的關鍵考試上還是少發揮創造力, 寫規舉的課本答案比較保險. 不過出來混飯吃就要想清楚, 大概沒多少公司願意接受一個只會寫課本答案的 RD. RD 的看家本事是 sailed on uncharted water, 即使沒有海圖也要找出一條安全的通路把船開過去. 出來混以後就會明白. |
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2004-01-22, 05:17 AM
#17
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