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Silent Member
加入日期: Mar 2018
文章: 0
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黃仁勳對華為「韜定律」潑冷水!胡錫進反擊:今年秋天將見證「DeepSeek時刻」
引用:
原文來源: https://www.storm.mg/article/11137023 中國晶片彎道超車! |
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Basic Member
加入日期: Apr 2015
文章: 26
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平面device縮小失敗,所以推疊3D,問題是TSMC不但可以把
平面device繼續縮小,十年前就在研究3D堆疊啊... 這樣怎可能追得上??
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反廢死,救核能... 同心同德,貫徹始終,青天白日滿地紅... |
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Major Member
![]() 加入日期: Jan 2004
文章: 119
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引用:
口號大家都喊很響(看看三星..), 等東西真做出來再來見真章..
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https://www.youtube.com/shorts/z5JyWNtzSrM 看看人類有多白癡.. |
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Elite Member
![]() ![]() ![]() ![]() ![]() 加入日期: Aug 2003
文章: 10,773
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胡錫進這文組在靠北三小
而且他是負責舔LP 要反駁也找個理工科背景 |
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New Member
加入日期: Sep 2018
文章: 1
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我昨天蹲廁所,發明了一個5D堆疊技術,是革命性的突破,預計第4季量產,如果你問我5D是什麼,我也不知道,我比別人多2D就是突破!!
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Power Member
![]() ![]() 加入日期: Mar 2008
文章: 681
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引用:
跟🍦一樣,邊拉邊繞圈嗎 |
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Golden Member
![]() ![]() ![]() ![]() 加入日期: Oct 2017 您的住址: 象山公園
文章: 2,882
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The Register 相關報導分析指出,在計算晶片電晶體密度時,
傳統標準是指「單位面積」(平房規劃), 而華為的堆疊技術概念更像是「單位體積」(加蓋樓層)。 若以嚴格的半導體製造與平面佈局標準來衡量, 堆疊多層矽片與微縮單層製程不能直接劃上等號。 半導體專家強調,實驗室研發與工廠千萬級的量產是兩回事。 晶片立體堆疊(3D封裝)在實際落地時,面臨著極大的物理與工程挑戰, 包括: 散熱極度困難(高熱點集中)。 訊號延遲與串擾的控制。 封裝成本過高及良率難以提升。
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Golden Member
![]() ![]() ![]() ![]() 加入日期: Oct 2017 您的住址: 象山公園
文章: 2,882
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引用:
CCAV殃視都能找到手搓奈米級的大師, 要相信中國人才濟濟肯定可以彎道超車。 ![]() 大國工匠:手搓五奈米、肉眼分辨 0 4 微米,徒手測量 0 01 毫米,遙遙領先贏麻了!
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Advance Member
![]() ![]() 加入日期: Aug 2004
文章: 383
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今年秋天? 那不就三到六個月內可以看到成果?
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Amateur Member
![]() 加入日期: Apr 2017
文章: 32
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華為是要把訊號傳輸距離拉更短,這就有點像實力不如人就用彎道來超車
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