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作者jasonyang
最早的 8051 最少要 12 cycle 一個指令，現今還是有許多產品是 12-cycle 的，但是有許多廠商把 RISC 的 pipeline 觀念導入，有些 8051 是 1-cycyle、4-cycle 等等，性能當然就增加 12 倍。
時脈等於效能不是一定的，如果你有超過頻，一定知道，即使是同一顆處理器，高外頻與低倍頻，性能往往會勝過低外頻與高倍頻，即使工作頻率低了一點。在幾乎所有條件被限制下，同樣時脈才有機會與效能成正比，更遑論不同的 cpu，所以才會有 SPEC benchmark 的出現。
基本上 k8 性能強，是因為與 p3/pm/powerpc 等大部分處理器一樣，走高 ipc 路線，p4 走低 ipc(就是低效率)，以高時脈來換取性能。
至於為什麼 IPC 會有高低，與 ALU/AGU/FPU 設計、pipeline stage、superscaler(pipeline 數量，out-of-order/in-order 設計)、cache(架構,size,latency,bandwidth)、TLB、分支預測演算法、uop 與 decoder 設計、micr...
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你確定P4走低效率路線....，還有時脈等於效能，就好比我說雞蛋你跟我說鴨蛋...還扯上外頻...我無言。講時脈就是指內頻，哪有人還要把它拆開來說的?
K8只不過就從P3架構去加強每一點，製程進步這樣而已，設計??你能拿出怎樣的設計，大家都是這樣設計，不是全軟全硬那不然就是各來一部份。不要拿出一堆好像很專業的東西，superscaler是什麼你清楚嗎?不就是再度將單一個單元用pipeline而已。pipeline數量??
有什麼東西可以證明P4分支預測常常錯誤，還有Sisoftsandra裡面，P4並沒有佔到多少優勢，很多時候測出來都比較低，同一級產品底下。NetBurst架構底下，並不是效率不彰的問題，是在於根本不需要那麼多級指令就結束了，這跟效率不彰不能完全混為一談。至於預測錯誤我認為Intel在這上面下了長足苦工，光看L1設計就可見一般。