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Junior Member
  加入日期: Jun 2000 您的住址: 中壢(念書)台中(老家)
文章: 756
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電腦制程一問喔
最近看到intel也要開始進入.13的制程了
可是就想到，為什麼不先用.15的制程呢？ 這樣不是晶圓的良率不是比較高嗎？ 還是.15的制程只有台積電等晶圓代工廠在用呀？ 有誰能出來說說呀????? 突然想到的....有點好奇...... |
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2001-08-15, 10:39 PM
#1
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Major Member
 
加入日期: Oct 2000 您的住址: 香港
文章: 114
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我想也許是慣性吧, 看看 Intel 近年用過的製程:
P54C: 0.5um P55C, Klamath: 0.35um Deschutes, Covington, Medocino, Katmai: 0.25um Coppermine: 0.18um 看見嗎? 每次用的新製程都是原來製程縮小 30%, 所以 0.18um 後也自然用 0.13um 喔. |
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2001-08-16, 03:40 AM
#2
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Regular Member
 加入日期: May 2001
文章: 78
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Re: 電腦制程一問喔
引用:
製程越小線的寄生電容及電感越小,在交流阻抗越小,time delay 越少 元件越小電流小發熱功率越小 0.13 die 比 0.15 die 小 ,so 晶圓的良率是比較高 0.13 不能用0.15電路,要修改甚至重新設計
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玩電腦硬體花太多代價(money & time) |
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2001-08-16, 11:16 AM
#3
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Junior Member
加入日期: Jun 2000 您的住址: 中壢(念書)台中(老家)
文章: 756
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是這樣子喔
第一次聽到.13的制程會比.15制程的良率還高 嗯，不管如何，還是謝謝大家的指教 |
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2001-08-17, 01:36 AM
#4
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Junior Member
加入日期: Jun 2001 您的住址: 高雄市.嘉義市
文章: 986
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只講製程可能太巃統,除了一般的線寬與閘寬相異(如TNT2與TNT2-Pro),邏輯線路與記憶體又有差,以前聽說記憶體的.25相當於邏輯電路的.18:而且製程精密度還有一些非主流規格,如.17 ,.23(這個不太確定)
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麥田管理學院最新課程公告: 本校開設[高等講理藝術]科目,授課由 客座教授 美國長堤大學 維多.柯里昂教授 擔綱 柯里昂教授小傳 美籍義大利裔移民,經營保全業.飯店業有成,而後投入教育事業;大家尊稱他'先生',或稱呼他'教父'; 他相信友誼,並且願意先表示他的誠意 |
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2001-08-17, 09:41 AM
#5
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Regular Member
加入日期: May 2001
文章: 78
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引用:
閘極寬度越小越好,故等於線寬 製程如LCD 17"比15"良率低,製程越小在12" 晶圓可產出Dio 越多,每顆Dio 成本月低 0.13 在12"晶圓可切出Dio比0.15在12"晶圓多,污染或瑕疵一點就壞一Dio 故0.13 die 比 0.15 die 晶圓的良率是比較高 0.13 製程設備較精密,故設備成本較高 如果你是走電子半導體就知道我說,so 多看一點半導體製程的書
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玩電腦硬體花太多代價(money & time) 此文章於 2001-08-17 10:54 AM 被 wenhero 編輯. |
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2001-08-17, 10:10 AM
#6
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Junior Member
加入日期: Jun 2001 您的住址: 高雄市.嘉義市
文章: 986
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引用:
閘極寬與線寬當然都是越小越好,但有些時期二者控制的難度不同,而有不同的規格----而且我舉了TNT2-Pro(顯示晶片)的例子 良率高低不是用你的算法,你舉的例子叫做單一片晶圓所能切割之晶粒數,這個數字依投產的產品而異,Die-Size越大的在"相同製程精密度,不同矽晶圓尺寸"下,其所能切出晶粒數差異越大..換句話說,就是晶圓面積的利用率.. 相同的矽晶圓尺寸若製程精密度越高,上述利用率會趨近於100% 但是,矽晶圓加工成本不是只看這一點,所以各家的RoadMap才會不同
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2001-08-17, 12:03 PM
#7
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