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轉錄自3D加速網

2002/10/8 by 窮人chia hua

網友對DDR記憶體頻寬及HT的看法
看來很多測試事實證明, 現在P4就算能開HT, 效果似乎好不到哪裡去, 因為L1快取實在太小了.......信中內容如下:

這樣嗎? EV6 傳資料列 brust 最大是 32 個單位, 32x8=256, 加上pre-set共 32/2+1=17 個 cycle count, QDR 最大 brust 是 16, 16x8=128byte(為了要配合 L2 cacheline = 128bit, 8-Bank 的設計), 傳完後要八個common clock 後才能再傳, 跟 AGP 很類似. 同樣傳 256byte 的資料,EV6 要 17 個 cycle, QDR 要 (16/4+8)x2=24 個 cycle, 所以 QDR必需憑借著更高的傳送頻率抵掉這個 latency. 而且事實上, thg最近測試的結果也顯示 SiSoft 測試結果下, EV6-333Mhz 跟 QDR-400Mhz有著一樣的頻寬, 如果帳面上 400 比 333 高, 試問如何解釋? 第二個, 為什麼只有 DDR-333 以上, 號稱有 2.7G 頻寬的 DDR才能跟號稱頻寬有 1.6G 的 RDRAM 頻寬打平? 請問一下為什麼. 而且到目前為止, DDR 頻寬利用率根本低的可憐, 我們從 850E上測試 PC-1066 與 DDR-400 之間的巨大差別就可以看到一個事實: QDR 533Mhz 頻寬仍然不夠. 所以更不要說 EV6 跑 400Mhz頻寬吃不下 DDR-400, 理由是 DDR 的本質就是這麼糟的東西.

現在只有 8K D-cache 與 12K uOPs 那小的可憐的 L1 cache, Instruction-issue 光是餵飽那兩組 Fast-adder 就已經不夠了,不要說 HT 打開之後 super-pipeline 僅縮後會對 L1 造成多大的衝擊. 很早以前 xbitlabs 就測試過把 HT 打開後的影響,除了 M$SQL 以外全部都比單顆 CPU performance 更低, intel IDF-2002-10 更指出 HT 對 2/3 的遊戲會有反效果. 請問,連 intel 都不保證可以加速的東西, 這些網站要怎麼捧這個神主牌? Nehalem 會把 HyerThread 增加到四個 issue, L1 cache 預期也要增加到 4-issue per 1-cycle, 但 16k uOPs 跟 16K D-cache不變. 我等著看他被同時脈沒開 HT 的 P4 狂扁.