另外一個就是如果漏電真是主因的話，那製程更小的 65nm 反而會更省電，不合理吧!!!
如果你說是在 transistor level 上有改進，或是單純的導入 low-k 或 high-k 等製程(我不是學這個的不是那麼了解)，那拿來改進 prescott 與 dothan 不就更完美嗎? intel 也不會從 2003 年夏季時，就開始煩惱如何解決 prescott 耗電問題，並延到 2004 年春季才發表，到現在 2005 年春，一年半的時間都解決不了，最後到 e0 stepping 才學 k8 導入 nb 的 powernow/cool'n'quiet，叫做 EIST(enhanced intel speedstep) 來改進 idle 時的耗電，但是最大功率還是微幅提高了。

另外一個更簡單的現象，如果真如 intel 說的主因是漏電流過大，而不是設計上的問題，那為何 intel 嘗試的改進都是在設計上，並沒有打算導入更好的技術到現有的製程中，以其說法對 intel 而言，改進製程才是根本解決之道(且按其說法製程越小應該越嚴重)，就像 AMD & IBM 導入 DSL(類似應變矽但更好，前篇有提到，詳細請自行查閱)。反而把這些東西(像 high-k, low-k 什麼的) 往 65nm 上使用，不能像 AMD & IBM 依樣嗎???