為什麼我會主要的原因是設計的問題，漏電流只是次要的原因，被拿被拿當主要的推託之詞呢?
最淺顯的證明的就是電晶體數量較多的 Dothan 反而比 prescott 省電許多，當然這兩顆都用到了 intel 的 90nm strained sillicon 技術，就是應變矽，最近 E3/E4 stepping 的 k8 venice 也導入類似技術，但更上一層樓可同時用在 p- and n- channel，IBM 與 AMD 偁之為 DSL。不要說 dothan 多出的是快取來扯開話題，他就是 SRAM，就包含了電晶體，所以 intel 與 amd 新的製程都是用 sram 來驗證的，而 dothan 就是有較好的省電 "設計"，動態關閉 cache，cache 分成 16 塊，每次索引 cache 時，只有會存取到的一區塊會動作來達到省電，這是在設計的階段達成，不是在 transistor level。
我想如同 turion64 一樣，turion64 是在 transistor level 上最佳化來達到 TDP 25W，比 Athlon64-M 的 67W 省多了。 如果你說 dothan 是因為 transistor level optimization，別忘了 p4 也有 p4-m，其功率還是非常的高的。

另外就是解釋為什麼 prescott 是在"設計"問題而不是次要的漏電問題：
1) 在 pipeline stage 上高達 31 階，表示同時有比 northwood 的 20 階更多的 pipeline stage 在運作，因此耗電量會較高，再加上分支預測錯誤造成的性能損失，也代表多餘的功率的消耗。所以 "設計" 時用太多的 pipeline stage 不但造成性能損失，還賠上了耗電。
2) 為了彌補 31 階 pipeline 的性能損失，只好提高 L2 cache size 來提升快取命中率，以提高性能。而 prescott 的 1MB L2 cache 設計上不像 dothan 2M L2 cache 來的省電，所以不是 transistor level 的漏電流，而是設計的問題。
3) 另有一說法是 double pump engine 的"設計"，提高了電晶體數，與有效工作頻率達一倍，但我覺得有可能，但是比較次要的，因為 northwood 兩條 pipeline 中的一條也是 double pump 的設計，prescott 兩條都是。

如果當初 intel 使用 northwood 的核心，但改用 90nm 生產，而不使用prescott 核心，應該就不會像現在一樣，不但降低電壓，反而耗電還大增。

反例一：
拿 intel 自家的 p-m 來舉例，由 banias 轉到 dothan，dothan 用與 prescott 一樣的製程，比較簡單的增加了 2MB L2 cache，雖然電晶體大增，可是核心設計還是與 banias 差異不大，只有 10~12 階 pipeline stage，所以耗電量反而減少。
反例二：
拿 k8 來看，由 .13um 轉入 90nm 也是與 p-m 一樣，為何只有 prescott 受到漏電流而耗電量大增，不合理吧!!!
反例三：
intel 自家的 itanic2 Montecito 電晶體數量更多，也是一例。
反例四：
我想還有 powerPC、今年要推出的 power5+，都會有 90nm 產品，廠商都還是預期功率會下降啊!!!
反例五：
在來就是 cell，有與 smithfield 差不多 2xxM 數量的電晶體，工作頻率更高達 4Ghz，可是耗電量卻低太多了(TDP 約 60~80W，請自行查詢)，他"工作頻率"高過 smithfield(dual-core prescott 1M)，電晶體數量超高，按所謂的 "高時脈" 與 "電晶體數量" 和 "漏電流" 之說，他應該受到漏電流之苦最嚴重啊，顯然也沒有!!!

我舉了那麼多反例，你只能舉出 p4 prescott 一個例子，是因為 90nm 受漏電流影響導致功耗大增，還能舉出其他的嗎???

我也解釋為什麼是設計的問題了，也舉出一堆例子證明，如果漏電流是主因，intel 其他產品為何沒有耗電大增，IBM 或 AMD 與其他廠商也沒有呢? 難道受漏電流所苦的 cpu 在這麼多產品中只有 prescott 嗎? 為何會找不到其他例子來證明，而全是 "反例" 呢? 請敞開心胸看事情，不過過度相信廠商的推託之詞吧! 漏電流只是次要原因，主要還是在 cpu架構的 "設計" 上啊!!!