引用:
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作者jasonyang
主要還是跟設計有關，漏電流雖然有，但不是主因，只是次要原因，卻被 intel 拿來做推託之詞。
拿 intel 自家的 cpu 比就不攻自破：
P4 .13um northwood 3.2CG TDP 89W
p4 90nm prescott 3.2EG TDP 103W
p-m .13um banias 1.7G TDP 25W
p-m 90nm dothan 1.7G TDP 21W
如果 "主因" 是漏電流，為何一樣用 90nm strained sillicon 的 dothan TDP 還是下降了??? (雖然其 idle 時 TDP 也些微提昇)
更別提 AMD 了：
K8 .13um SOI newcastle 3200+ 89W
K8 90nm SOI winchester 3200+ 67W
k8 90nm SOI+DSL venice 3200+ 67W
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P4與P-M不能直接來拿這樣比，就判定漏電流不是主因。這兩者的電晶體數是不一樣的，除非P-M的電晶體數量是大於等於P4，相比較才有意義~
假設單顆電晶體的漏電流是1n安培(這是舉例，通常沒這麼大)，[總漏電流量]粗略的算法就是[CPU的總電晶體數] 乘上 [單一電晶體的漏電流]。
單顆電晶體漏電流小歸小，但電晶體數量一多，就很可怕了~
另一個為什麼P-M功耗比較低的原因，除了製程上的改進外，intel應該也用了不少低功耗的設計(這不是廢話嗎
)，這可以從邏輯閘下手，通常低功耗的設計上會用較少的電晶體來完成相同的邏輯閘(例如:傳輸閘)，但通常低功耗設計相較於時脈取向的設計會有較高的邏輯延遲時間，不利於時脈的提升。
但P4則完全相反，P4考量的是如何提高時脈。intel的方法是加深管線(把一件事切切切，切成很多份並分工來做)，但高達20階的管線是必須額外設計一片複雜的電路來實現，這也就額外增加了一筆數量可觀的電晶體數。所以EG製程的P4由於漏電問題沒完全克服，而電晶體數目又龐大，當然會變噴火龍呀
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所以小結一下。以CPU這種等級的IC，電晶體都有一定的數量了，要單靠在設計上下手來降低功耗會有瓶頸。最根本的還是要把漏電流的問題解決~