沒想到這裡也會有人問這類的問題~真是令人高興~不過計概講的太少,建議去看計算機組織與結構的書~或是去修課..相信會有另一番心得跟興趣~會解開你心中許多疑惑~你也可以看看解決這些管線危機的各種方法,out of order ,Register renaming,分歧指令預測的各種方法配合早期CPU的結構歷史等等,甚至在看看為啥P4要用Trace cache,我來補充一下除了這些管線危機為主要原因以外,實作上由於每個stage之間不可能切的相同~所以每個stage之間會有一個buffer來暫存..所以stage越多buffer會越多,也減低pipeline的效應~不過依照未來趨勢pipeline深度還是會慢慢加深~就算是AMD也一樣~到底pipeline要多深才好呢~如果你可以提出很棒的分歧指令預測演算法~甚至像IA64全部移往編譯器解決,那我管線就可以做的越深~這方面你可以研究到發論文~學術是不段的進步的~也許以前是認為8最好大概是alpha cpu的關西吧~x86因為decoder比較複雜可以長一點十幾~但是似乎感覺是同時脈速度而言~但如果論我切多少個stage可以達到的最高速度就不一定了~譬如我同樣製程技術也p4 20stage可以做到3G AMD10個stage只能做到2G然後去比較到底哪個比較快~才是設計者要考量~目前由於奈米級半導體的瓶頸~沒法隨著製程縮小而減少很多耗電量,使得不利於P4,但如果說P4 core多爛那倒是也還好~有它獨特的地方~也許0.065微米順利的話~INTEL也許會繼續沿用高stage的特色也不一定~不過目前可以看到0.09微米製程,似乎不利於p4~因為就算prescott可以到5g~但是如果一定要用超級水冷那也沒用~