Prescott架構的問題(爬文ed)
 

假設我們有個k-stage的pipeline,每clock cycle time為T.
現在我們有n條指令(or task)
則時間應為k*T+(n-1)*T=(k+n-1)*T

而沒pipeline時間為n*k*T

因此速度增加的比率為n*k*T/(k+n-1)*T
對n取極限(->無限大),得出k,即理論上k條pipeline會比無pipeline快上k倍
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為什麼我要提這?
因為之前看某大大說prescott是因為stage多總和時間變長
效能才低落
有點和上面起衝突:confused:

回覆: Prescott架構的問題(爬文ed)
 

你說的是在完全理想的狀況下的確是這樣沒錯(計算機概論有教)
但是真實的程式也許許多多的分支
譬如說當要等上ㄧ行的值出來才能算這一行的值時
它的31階管線就變成致命傷了(在等待值的時候管線全空不能跑)
而在程式中分支出現的機率相當大
當初有人算過約在8階管線可以達到最好的IPC
超過或減少都會損失IPC
目前P4的管線過程以至於在面對複雜的運算的時候效能爛八八也是這樣
即使不斷用時脈彌補
但是很多地方仍不及時脈低ㄧ大截的其他cpu
你應該是剛開始學或看計算機架構吧
那些說到的都是最基本的理論部份
真實cpu效能分析沒那麼簡單
所以才會造成您的疑惑

回覆: Prescott架構的問題(爬文ed)
 

沒錯,這是理論上,管線越長時脈越快,處理速度也應該越快,但是還是牽涉到其他的問題

舉例來說,若是再"K-1"stage的地方出問題,就要重新來過,這要把之前已經在pipline裡的東西倒掉,空出整個單元給這個出錯的計算.
這個過程會嚴重的拖慢CPU的速度,所以管線越長,Branch prediction table就要越好越精確,以減少預測錯誤造成的延遲.

另外,管線越長,級數越多,最好就要保持管線時時都在"工作",才能展現長管線的高速處理優勢.

從Prescott的表現來看,Intel加強了分支預測來減少錯誤造成的延遲,並增加了L2快取來保持管線的"忙碌"

恩恩,是data dependencies和conditional branch statemnets
我也有讀到,不知是不是因為這樣:confused:
我真的是聽到那句話有疑問的
怕說先打了會被認為是自問自答= =a

不過還真的是跟計概課本一樣阿:D
這就是傳說中的"應用課本知識"嗎XD
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對了,好像prescott的效能問題也有hit rate這種東西?
看太多文章搞混了:cry:

提外話，管它現在管線深不深，反正三年後INTEL會將DT與MOBILE整合(終於不再追時脈了)，CPU核心都是共用，相信耗電量將會下降很多，之後就不用太擔心THERMAL的問題了，核心代碼聽說是Merom還有啥Jonah...在那之前，出的東西都是為了黑錢...ㄎㄎ 這樣浪費資源的東西也拿出來賣...

呵呵..又改了...之前很像聽說會和XEON合而為一...:jolin:

是merom, Yonah是為Merom鋪路,率先整合多核心,一顆Yonah等於兩顆Dothan,估計會再2005下半推出,同時桌上型會使用Tejas(約2005Q2~), Cedarmill(主流,進階), Tulsa(XE) (約2005下半~2006中), 2006年約Q2~Q3會全面整合為Merom

不會啦,兩個要求的完全不一樣...一個要求速度,另一個求穩定,再怎樣也不可能會將DT跟XEON合而為一,目前兩者的核心是共通的,只是在DT的CPU上面屏蔽掉一些用不到的功能,或是加上一些如L3快取

接下來就要看intel是否打算連XEON都整合進DT/NB這條生產線

較大的快取雖然有助於填滿管線以增進效能,但是另一方面會拉大搜尋時間,而降低效能

搜尋時間可用高時脈來縮短,所以Prescott的真正實力可能真的如Intel說的,要在高時脈下才能顯現

基本上有用到caching運作，如level 1 / 2 / 3 cache，儲存裝置的buffer等，都會牽扯到hit rate(命中率)。其實快取機制運行時，會需要一些演算及指令預測，讓控制器去猜測到下一輪存取可能會用到的資料，將其抓進來，所以若是命中率高，就不用去對主計憶體進行存取，所以快取系統不僅要大，也要講究高命中率。