我認為電壓很難在降下去了，在 single-end 的設計上，0.8v 已經不容易了，因為雜訊相較 0.8v 已經很大了，power supply 要維持低漣波也很困難。
我在想能不能像 bus 一樣使用差動式的方式來判斷 0 與 1，不是 single-end，因而能使用更低的電壓，利用差動但目前還看不到這樣的設計，不知道是不是太複雜，或是很難實現甚至根本不可能做出來，應該不會是沒有人想到才是。

另外一提，漏電流的問題的確早就有了(也不是突然在 prescott 上出現的!!! 事情要從兩方面想啊!!! 更不是只在 prescott 與其相同設計的 core 上特別嚴重啊!!!)，各家廠商也早在想辦法解決了，當然也包括 intel，總不會自己的 p4 prescott 特別嚴重，同樣90nm 製程自家的 p-m dothan 與 itanic2 Montecito (還dual-core, 2-thread, 24MB L3) 等等，相較於 .13um 產品沒那麼誇張的功耗暴增吧!!! 更遑論其他廠商與其產品也沒有那麼嚴重的功耗上升現象(幾乎都下降了)，尤其是 cell 這個按期說法應該最耗電的產品。

就我的認知上及和一些交大電子所的朋友討論結果
SOI是偏向針對露電流的解決方案
DSL或是strain-silicon的技術卻是偏向時脈最佳化的解決方案
當這些東西用在一起時
效應異常複雜..我也非專精這個方向..所以只是大致上了解一些
但是我從來不知道DSL或是strain-silicon竟可以抑制漏電流@@
希望有專精的人提出更好的詮釋
為什麼我跟Jasonyang大會比較不偏向漏電之說
因為prescott是個特例..非常反常的特例
且之前intel有承認其prescott有"設計"上的問題
而非90nm的問題
其實intel的90nm製程控制漏電流做的非常好
有機會去翻翻ACE之前的一篇對IBM,intel的90nm評論便可知
只是自從對岸如HKEPC的一些兩光消息出來後
大家就對90nm的漏電流有很大的恐慌..甚至一度懷疑k8也會栽在這上面
所以我前面才會說還在整天把漏電流當做90nm的原罪的
很可能是被intel或是對岸一些報導所誤導
基本上漏電流確實是高熱的元兇
但是導致大量漏電流的卻是IC本身設計問題所導致

http://www.aceshardware.com/read_news.jsp?id=80000467
您說的是這篇吧!!! 以前有看過，但是還是靠 google 找出來的。很明顯的 intel 每個電晶體功耗還比 IBM 低上不少，也提升上也贏了 0.5 個百分點。
intel prescott 每個電晶體的功耗還小於 ppc 970fx 呢!!!! 如果你解釋工作頻率 PPC 970 較低，但是同樣 ibm 的 cell 卻高達 4Ghz，電晶體兩倍於 prescott，工作頻率更高，TDP 反而低上許多，漏電流怎會是主因???

IBM:
PPC 970 = 90W / 25M transistors = 3.60W/M transistor
PPC 970FX = 55W / 28M transistors = 1.96W/M transistors
Percentage improvement = 45.6% less power

Intel:
P4 130nm = 82W / 28M transistors = 2.93W/M transistors
P4 90nm = 103W / 65M transistors = 1.58W/M transistors
Percentage improvement = 46.1% less power

另外我覺得工作電壓也是考慮的因素之一，畢竟再漏電流不嚴重時 P = C * (V^2) * f 是成立的，功耗是與電壓平方成正比的，考慮到功耗也要考慮到電壓啊!!!

印象中DSL跟I老大的的應變硅技術類似。可以在相同功耗下，提升電晶體的反應速度...
那在同個速度加進DSL會有什麼是發生呢 :D

你不是也說"導致大量漏電流的卻是IC本身設計問題所導致"嗎...

所以問題點就是在"漏電流"啊...

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其實兩邊講的都沒錯啊...

製程縮小會導致漏電流的問題越趨嚴重...
prescott高熱是因為漏電流的問題...

翻翻前面...好像是我手賤去打90nm :stupefy:

這樣的算法有點怪怪的...
畢竟不是每個電晶體都在工作...能這樣算嗎 :confused:

這算是推論導致是漏電流是 prescott 高耗電主因嗎?? 怎麼看起來像是 "設計" 上的問題呢?? 另外您用人家的話來推論問題在漏電流，我想您應該是指 prescott 的問題，但是人家有提到 prescott 嗎??? 他指的應該是廣義的對所有 cpu 偕然吧!!!

你又講到重點了，電晶體與電容電變換狀態才會耗電，所以重點在與設計上如何提升性能，而且運作的電晶體也可以少，這就是為什麼 k7/k8/p-m 省電的主因，運作中的電晶體數量相差可以是數倍之譜(當然 prescott 與 northwood core 的整數與浮點運算單元電晶體數量沒差到那麼多)，而漏電流只能多多少個 % 的耗電呢??? 在 prescott 上你看到的是這樣嗎???? 在 dothan 等上說的過去嗎???
這就是為什麼會說是設計上的問題，導致 prescott 運作中的電晶體數量更多(有些還是因為無意義的 branch prediction penalty 造成的) 如果單純的只是漏電流的問題，是所有的架構相近只提升 90nm 製程 cpu 都會功耗上升，但您看到的是這樣嗎???
p4 northwood->prescott 與其他 p-m banias->dothan, k8 newcastle->winchester 等，主要的差異還是核心改變太大，造成運作的電晶體數量增多，才面臨功耗大增啊!!! 如是漏電流，大家都一起要增加個固定 % 才對!!!

DSL和strain-silicon&DSL能在同功耗下提升電晶體的反應速度嗎??
你確定??
我跟他們討論的結果應是電晶體反應速度上升,但是功耗也上升唷
只是當SOI加上strain-silicon&DSL時就不知道會怎樣了
太複雜了
所以希望有專精的大大可以解說一下
漏電流是果
IC設計問題是因呀
不能以結果解結果呀
當然要以原因來解釋結果呀
否則一定會造成誤會的^^

K8很久前就導入了SOI技術, 就是減少漏電流...

假若K8不使用SOI... 而又貿然進入110nm/90nm那漏電問題恐怕也會很嚴重吧..
Intel目前是打算透過High-K來降低漏電流的問題(當然還是會漏... 漏多漏少而已)

或許應該是說Intel之前的決策者太過自負, 認定自身的優良製造技術及行銷首發即使碰上漏電流(發燙)仍然可以領導掌控者個市場, 不會有什麼大麻煩... 但事實上卻造就了AMD一個天大的好機會...

哈哈... 雖然我這台電腦是P4... :P 還是2.4G oc 3.8G... 嘿嘿... 但CPU還真的是給他小燙

回歸正題, P4 Prescott... 即使有部份網友質疑不是單純漏電流的問題... 但我還是要說
那確實是漏電流的問題, 但是重點在於...
1. 不管是不是漏電流的問題, Prescott發燙與耗電是事實
2. 耗電以及發燙問題, Intel難辭其咎
3. Intel就目前而言, 尚無法立刻改善這個問題
所以其實大家也不需要去爭執發燙與耗電到底是不是漏電流的問題,
雖然我真的很想告訴大家, 那真的主要是漏電流, 不過並不是同樣製程就會有相同的漏電流... 懂意思嘛?
就是說漏電流造成了高耗電以及高熱... 同時製程愈小漏電流問題就會越來越嚴重, 但並不代表所有東西都會那麼嚴重, 還跟他的電路設計以及製程設計有關... 以上的重點就是
1. 漏電流會不會造成高溫以及高耗電 ?=> 會
2. 製程不斷縮小,電晶體目的越來越高, 漏電流的問題會不會越來越嚴重? => 會 (P.S. 需透過其他技術輔助,降低此一問題的影響)
3. Prescott有沒有嚴重的漏電流? => 有
4. 同樣採用90nm製程的Dothan有沒有嚴重的漏電流? => 沒有 (首先Dothan時脈就非常低了,影響算是小非常多, 同時Dothan真正的核心也比Prescott小非常多, 電晶體主要都用在CACHE上)
5. 同樣採用90nm製程的K8有沒有嚴重的漏電流? => 沒有 (時脈較低, 也採用SOI技術降低漏電流的影響)

結論就是, 漏電流造成Prescott高溫高耗電, 而縮短線寬(90nm)確實也會使得漏電流變得更嚴重
但Prescott的漏電流問題卻不單單只因為從130nm跳90nm造成的... 還有電路/製程設計上的問題

至於E0核心, 真的已經改善一些了... (雖然還是蠻耗電/蠻熱的)

但是... 除了頂級的3.7~3.8G以上的CPU, 好像也不至於會有過熱不穩的現象...
(記得Tom之前好像有篇報討上面指出Intel 3.8G的CPU有註明機殼內必須散熱良好,溫度必須低於多少才可以正常)

反正就見人見智囉... K8目前主機板太鳥, 我不敢買... (要碼就太貴)
775不好超.,.. 顯示卡很多都還太貴而且又只有Intel一家的選擇... 我不想買
現在別人找我幫忙組電腦, 那種只打算用3~5年, 而且通常都不會升級的人,
我還是會幫別人裝S478的板子+CPU... 好超便宜速度也不賴...
要低價就裝C2.66 (D0核心調166外頻直攻C3333, 找得到E0的話, 通常挑戰調200直攻4G... 不過散熱器可能要多注意了)
要快就配P4 2.4G 1MB(E0核心Prescott), 通常都原廠風扇直攻3.8G... 怕熱就小超200外頻, 3.6G...
不怕死就外配水冷直攻4GHz (通常會再搭配動態操頻了... 沒必要隨時讓CPU吃太多電)

當然, 如果K8 939出了一些便宜又不錯的好板子, 我也是會考慮的...
因為之前那顆90nm的K8 3000+搭配ASUS K8 SLI讓我失望了... 我最後只能穩定在240*9 = 2160 HT x 3底下...
250 *9 雖然進得去... 但後來會出問題...
超頻讓我有點小失望...


另外, 我後來執行我自己寫的RSA非對秤加密演算法程式, 效能又讓我失望了... 兩者的差距似乎就是時脈的差距了
(C++的程式碼,編譯器已勾選最佳化,但指令並沒有特別針對P4或是K8最佳化,但我猜搭配64bits的x86-64效能應該可以大幅增強)
執行RC6對稱加密法(跟AES所定的規格一樣是20 loop的)時, 效能雖然不錯, 但P4的時脈似乎彌補了這個缺點
(ASM寫成, 因為原本暫存器怕不夠用, 所以有偷偷用xmm暫存器, 同時為了減少cache miss的情形, 有使用sse/3dnow之後才支援的快取指令,同時使用2個thread,以支援HTT)
P4 Prescott核心沒HTT的CPU, 執行的每個128bits的block大約需要500個clock...
P4 Prescott核心有HTT的CPU, 執行每個128bits的block大約只需要390個clock
K8大約僅需要300個clock...
不過P4的時脈比K8高很多... 所以後來還是P4贏了... @@"

但我相信這只是特例... 拉拉雜雜說了那麼多...

總而言之, P4 Prescott問題其實還是蠻嚴重的, 但也不至於到會當機的情況...
特別是目前有顆2.4超超值的P4... 嘿嘿...

k8 e3 stepping venice 是 90nm SOI+DSL，而 d0 stepping winchester 只用到 90nm SOI。
雖然 venice 增加了 sse3 支援，並增強了 memory controller 的驅動能力與性能，還有新增防止一些 cache threshing 的問題，不過 venice 的功耗在許多網站上測試，的確比 winchester 高了一點點，而這些功耗測試並沒有用到 sse3 但是有用到 memory controller，所以也蠻難確定到底是不是 DSL 的關係。