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physx 2011-04-05 04:36 PM

引用:
作者Angel13
會不會想太多了你們.....


五年的時間科技業很多東西都會變的,當初說22nm就是極限,現在intel還不是規劃到11nm去了 :flash:

X86目前看起來純CPU是沒什麼可玩,從時脈的增長上來看,可能11nm預設才能有5G

但是現在I跟A都在搞的CPU+GPU協同運算應該可以打破僵局,至少QSV看起來大有可為 :cool:

http://it.oc.com.tw/ocitrecomm.asp?gitid=1528458

HigH 2011-04-06 12:57 AM

引用:
作者physx
五年的時間科技業很多東西都會變的,當初說22nm就是極限,現在intel還不是規劃到11nm去了 :flash:

22nm依然還是極限啊
你得先搞清楚22nm為什麼是極限
因為現行193nm DUV曝光機只能做到40nm
+水改變折射率也只能到22nm (註: 以上都是指能達到量產良率的線寬)
再下去要換成EUV曝光機或者用電子束曝光
兩種都還有很大問題, EUV建造成本太高, 雷射耗能太大
而電子束曝光超級慢
如果以上問題沒辦法解決, 摩爾定律22nm就會終結了
原因不在於良率, 而是成本

cupidchen 2011-04-06 08:21 AM

引用:
作者HigH
22nm依然還是極限啊
你得先搞清楚22nm為什麼是極限
因為現行193nm DUV曝光機只能做到40nm
+水改變折射率也只能到22nm (註: 以上都是指能達到量產良率的線寬)
再下去要換成EUV曝光機或者用電子束曝光
兩種都還有很大問題, EUV建造成本太高, 雷射耗能太大
而電子束曝光超級慢
如果以上問題沒辦法解決, 摩爾定律22nm就會終結了
原因不在於良率, 而是成本

根據intel在LithoVision2010大會所發表未來幾年的光蝕刻技術發展計畫的確
是將193nmDUV技術規劃延伸用至11nm的製程..我想這應該是真正的極限了
目前看來EUV雖然還有許多難行之處..但應該仍是最為有遠景的下代光刻技術接班者

kqalea 2011-04-06 08:27 AM

引用:
作者HigH
22nm依然還是極限啊
你得先搞清楚22nm為什麼是極限
因為現行193nm DUV曝光機只能做到40nm
+水改變折射率也只能到22nm (註: 以上都是指能達到量產良率的線寬)
再下去要換成EUV曝光機或者用電子束曝光
兩種都還有很大問題, EUV建造成本太高, 雷射耗能太大
而電子束曝光超級慢
如果以上問題沒辦法解決, 摩爾定律22nm就會終結了
原因不在於良率, 而是成本



不能同意你更多

而且石墨烯在FET的應用已經進入商業階段
石墨烯的優勢在於它的電子傳導率實在太高了

設想一個面積很大,但是跑的超快還比同樣電晶體數的矽IC省電的石墨烯
Who will win ?

以TSV技術來說,石墨烯同樣做得到還更薄XD

石墨烯目前量產的成本還偏高,但是未來可能會比矽還低
製成那些其實都不是問題,畢竟現在石墨烯就已經跑的比矽快與省電

石墨烯IC要量產重點是EDN以及製程上整體的規劃
我個人是覺得等到真的突破20nm大關這些東西也都問世了

到時候就會看3-D IC Pk 2-D IC
矽VS碳

不過一切看成本,就我所知製造石墨烯的成本很低,但是要做成IC的成本可能不低
據說矽也有單層架構,就看矽能不能繼續挺下去了

Angel13 2011-04-06 11:00 AM

引用:
作者physx
五年的時間科技業很多東西都會變的,當初說22nm就是極限,現在intel還不是規劃到11nm去了 :flash:

X86目前看起來純CPU是沒什麼可玩,從時脈的增長上來看,可能11nm預設才能有5G

但是現在I跟A都在搞的CPU+GPU協同運算應該可以打破僵局,至少QSV看起來大有可為 :cool:

http://it.oc.com.tw/ocitrecomm.asp?gitid=1528458


Intel的10~11nm疊到5層去製做
那成本跟產出時間會拉到一個恐怖的境界

石墨烯是速度超快....但問題也一堆
但還用不上

TSV堆疊還是比較府合現在迫切的需求
但這又牽連到晶圓級封裝堆疊技術....(TSMC的TSV指標就是ARM處理器)

kqalea 2011-04-06 01:41 PM

引用:
作者Angel13
Intel的10~11nm疊到5層去製做
那成本跟產出時間會拉到一個恐怖的境界

石墨烯是速度超快....但問題也一堆
但還用不上

TSV堆疊還是比較府合現在迫切的需求
但這又牽連到晶圓級封裝堆疊技術....(TSMC的TSV指標就是ARM處理器)


TSV 疊個五層就很了不起了,電也省不到哪裡去

還是3-D IC 能有效在製程不變下增加密度改善耗電(不是3D package)

見wiki page
http://en.wikipedia.org/wiki/Three-...egrated_circuit

Angel13 2011-04-08 09:07 AM

引用:
作者kqalea
TSV 疊個五層就很了不起了,電也省不到哪裡去

還是3-D IC 能有效在製程不變下增加密度改善耗電(不是3D package)

見wiki page
http://en.wikipedia.org/wiki/Three-...egrated_circuit


我知道
但那與石墨無關
也與3-D IC無關(就算在14nm採用FinFET也能堆疊IC)
但這些東西都很難搞到CPU.GPU這種熱情的產品上(CPU能疊的就...ARM.VIA吧)
3-D IC與TSV並無衝突

今天IBM也展示了新成果
http://news.ccidnet.com/art/1032/20.../2357319_1.html

該晶體管的研製是IBM承接美國國防部高級研究計劃局的任務,研發高性能無線電頻率晶體管,軍方對此很感興趣。目前它尚未可完全用於PC機,因為自然石墨烯中缺少能隙,石墨烯晶體管不具備數碼切換操作需要的開閉比,從而在處理離散數碼信號方面不如傳統處理器。


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