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wgs 2003-07-15 01:35 PM
剛剛小弟測的SiSoftware Sandra
記憶體的測試
共測3次的平均
4-2-2-2
2420
2270

11-2-2-2
2433
2276

10-2-2-2
2458
2297

這是在166mhz

看起來似乎10-2-2-2最好

jccjcc 2003-07-15 01:42 PM
引用:
Originally posted by wgs
剛剛小弟測的SiSoftware Sandra
記憶體的測試
共測3次的平均
4-2-2-2
2420
2270

11-2-2-2
2433
2276

10-2-2-2
2458
2297

這是在166mhz

看起來似乎10-2-2-2最好



嗯...偶呆會也來調 10.2.2.2看看.........................
10.2.2.2簡直就跟吃魯肉飯一般簡單...嘻嘻...:D :D :D

modern 2003-07-15 02:20 PM
引用:
Originally posted by wgs
剛剛小弟測的SiSoftware Sandra
記憶體的測試
共測3次的平均
4-2-2-2
2420
2270

11-2-2-2
2433
2276

10-2-2-2
2458
2297

這是在166mhz

看起來似乎10-2-2-2最好


小弟不才

那各位可否幫忙測一下3-3-3-? 這個問號要怎麼設才好?

剛剛看完英文文章之後 3-3-3-10或11 2.5-3-3-9/10/11似乎是最有可能的

yche164 2003-07-15 05:54 PM
引用:
Originally posted by HardCorr
http://www.mushkin.com/mushkin/pop-up/latencies.htm



大意是說: 記憶體, 跟一本書一樣, 你要把書打開並翻到某頁才可以開始讀, RAS 就是在一個時間裡把那一頁給合起來. 所以, 最低tRAS 必須為 RAS to CAS delay 加 latency. 在EDO 跟 FPM記憶體上是沒問題的, 因為它們一次只傳送1 word data. 但在SDRAM裡, memory controller 一次傳送4個quadword. 在DDR裡變成8個quadword = 2組4個quadword



現在, 想像當你在閱讀一段文章時有人把你的書給合起來, 而且一直不斷的把你的書給合起來. 這就是tRAS 設太小的結果. 在你可以把書合起來並不會喪失資料前,第2組quadword 必須要被初始化和prefetch 到輸出 buffer 裡 (就像你先喵一下書裡的主題). 所以最低 tRAS 必須為 tRCD+CAS latency + 2 cycles (在輸出第一組quadword 時在output buffer 裡為下一組quadword 舖路)


學到了不少東西 , 謝謝 :)

亮哥 2003-07-15 06:52 PM
看著別人用CL2測得爽爽得.
我大概只能來測測2.5-4-4-10看看
我始終不是CL2的會員
受教了.推一推!

bridge6914 2003-07-15 07:18 PM
引用:
Originally posted by HardCorr
http://www.mushkin.com/mushkin/pop-up/latencies.htm



大意是說: 記憶體, 跟一本書一樣, 你要把書打開並翻到某頁才可以開始讀, RAS 就是在一個時間裡把那一頁給合起來. 所以, 最低tRAS 必須為 RAS to CAS delay 加 latency. 在EDO 跟 FPM記憶體上是沒問題的, 因為它們一次只傳送1 word data. 但在SDRAM裡, memory controller 一次傳送4個quadword. 在DDR裡變成8個quadword = 2組4個quadword



現在, 想像當你在閱讀一段文章時有人把你的書給合起來, 而且一直不斷的把你的書給合起來. 這就是tRAS 設太小的結果. 在你可以把書合起來並不會喪失資料前,第2組quadword 必須要被初始化和prefetch 到輸出 buffer 裡 (就像你先喵一下書裡的主題). 所以最低 tRAS 必須為 tRCD+CAS latency + 2 cycles (在輸出第一組quadword 時在output buffer 裡為下一組quadword 舖路)


怎麼個算法？
我還是搞不太懂........（汗.....）

SuperLight 2003-07-15 07:28 PM
我也得到跟測試數據差不多的結果，這一個案例值得超頻的我們深深思考哩∼

現在改用 2-2-2-11 啦！

不過用起來根本是沒感覺，哈哈~~

jccjcc 2003-07-15 08:10 PM
引用:
Originally posted by 亮哥
看著別人用CL2測得爽爽得.
我大概只能來測測2.5-4-4-10看看
我始終不是CL2的會員
受教了.推一推!


據偶jccjcc實測 200x10 1.5v
8.3.3.2.5T
10.2.2.2T
兩者數據相差不會超過 0.5%
故記憶體調教....講難聽一點叫作""" 測爽用滴""""
沒三小路用....
:D :D :D :D :D

阿雄 2003-07-15 10:02 PM
確實沒多大差別,就算在INTEL平台超到300外頻,2-2-2-5與2.5-3-3-8的差距都在
200分內.AMD平台卡在北橋頻寬不足所以差距更小,怎樣拉高記憶體外頻才是重點!

OSKAR_WU 2003-07-16 11:16 PM
引用:
Originally posted by HardCorr
http://www.mushkin.com/mushkin/pop-up/latencies.htm



大意是說: 記憶體, 跟一本書一樣, 你要把書打開並翻到某頁才可以開始讀, RAS 就是在一個時間裡把那一頁給合起來. 所以, 最低tRAS 必須為 RAS to CAS delay 加 latency. 在EDO 跟 FPM記憶體上是沒問題的, 因為它們一次只傳送1 word data. 但在SDRAM裡, memory controller 一次傳送4個quadword. 在DDR裡變成8個quadword = 2組4個quadword



現在, 想像當你在閱讀一段文章時有人把你的書給合起來, 而且一直不斷的把你的書給合起來. 這就是tRAS 設太小的結果. 在你可以把書合起來並不會喪失資料前,第2組quadword 必須要被初始化和prefetch 到輸出 buffer 裡 (就像你先喵一下書裡的主題). 所以最低 tRAS 必須為 tRCD+CAS latency + 2 cycles (在輸出第一組quadword 時在output buffer 裡為下一組quadword 舖路)



tRAS >= tRCD+ (BL/2) * tCK 即可 , 跟 CL(Cas Latency) 無關

BL= Burst Length , tCK = Cycle Time

CMD 訊號 ACTIVE CMD<>tRCD<>READ CMD<>PRECHARGE CMD
DQ 訊號 XXXXXXXXX<>XXXX<>XXXXXXXX<>CL<>DQ

tRAS 為 ACTIVE CMD 到 PRECHARGE CMD 的時間差

而 ACTIVE CMD 到 READ CMD 的時間差為 tRCD(RAS-to-CAS Delay)

所以簡單講 READ CMD 到 PRECHARGE CMD 中間的時間不可以少於 BL/2 個週期 , 否則 DATA 來不及完整輸出到 OUTPUT BUFFER 之前就會被 PRECHARGE CMD 破壞其餘的部分

如果 tRCD=2 , BL=8 , tRAS >= 6
如果 tRCD=2 , BL=4 , tRAS >= 4


所有的時間均為GMT +8。 現在的時間是07:37 PM.
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